module MEM (
    input clk,
    input write_en,//MEMORY<=MBR
    input [15:0] MBR_in,//16位数据输入
    input [7:0] MAR_in,//8位地址输入
    output [15:0] data_2_MBR//16位数据输出

);

    mem_ram ram (
        .a(MAR_in),      // input wire [7 : 0] a
        .d(MBR_in),      // input wire [15 : 0] d
        .clk(clk),  // input wire clk
        .we(write_en),    // input wire we
        .spo(data_2_MBR)  // output wire [15 : 0] spo
    );
    
endmodule